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作者｜张雅婷
编辑| 杨 锦
“我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。”
身着深蓝色西装、戴着银色边框眼镜，一向以低调著称的芯片掌门人何庭波罕见亮相，带来了一场令外界轰动的重磅演讲。
5月25日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，何庭波发表了指导半导体产业发展的新原则——韬（τ）定律。这是中国在全球半导体领域首次提出指导产业发展的新原则。
何庭波透露称，在过去六年的实践中，基于韬(τ)定律，华为已成功设计并量产了381款芯片。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的水平。
在发表演讲的同一天，何庭波在中国科学院科技论文预发布平台上发表署名论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》，具体解读“韬（τ）定律”，并披露了华为麒麟芯片、昇腾芯片相关路线图规划。
华为发布韬(τ)定律
目标5年后实现1.4nm等效性能
作为华为芯片业务掌门人，何庭波自1996年便加入华为，历任芯片业务岗位、研发部长、海思总裁、2012实验室总裁，现任科学家委员会主任、ITMT 主任、半导体业务部总裁。
在何庭波的带领下，华为推出了麒麟、昇腾等一系列性能领先业界的芯片，确保了公司在遭受制裁时的供应链稳定，为华为业务发展奠定了坚实基础。
即使成就斐然，何庭波却十分低调，鲜少在公众场合现身，在网上也很难找到她的相关视频和影像资料。
而今天何庭波的发言，可谓是向行业丢出了一颗“技术炸弹”。
众所周知，近年来主导半导体产业半个多世纪的摩尔定律，正面临严峻的物理极限和经济效益双重挑战。
面对晶体管几何缩微放缓，晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。
为此，何庭波在演讲中正式发表“韬（τ）定律”，提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
“我们取得了一系列仅靠先进制程工艺难以取得的进步。”何庭波透露称，将于今年秋季面世的“麒麟2026”手机芯片是逻辑折叠技术的首次成功实施。
它基于全新的自由逻辑设计理念，由单层扩展到双层，并实现晶体管密度等指标的大幅提升。而诸如此类的大量创新，会逐步落地到2027年及之后的量产芯片中。
何庭波预计，到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的水平。
有业内观点认为，韬（τ）定律是中国在全球半导体领域首次提出指导产业发展的新原则，堪称中国半导体从 “跟随” 到 “定义路线” 的里程碑。
何庭波署名论文解读
就在何庭波发布演讲的同一天，一篇何庭波署名的论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》在中国科学院科技论文预发布平台上正式发表。
这篇论文对“韬（τ）定律”进行了更加具体的解读，并详细披露了华为麒麟芯片、昇腾芯片的路线图规划。
据了解，韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”，以引导半导体演进。形式上，τ被视为一个分层构造，可以分解为：τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)
其中，τ_transistor、τ_circuit、τ_chip和τ_system分别代表晶体管、电路、芯片和系统层的时间常数。
τ的工作空间跨越约十二个数量级的时间（皮秒到秒）以及相当范围的空间（纳米到千米）。在每一层，都有不同的机制可用于缩减τ。
首先是晶体管层：优化内在开关延迟，降低局部互连的寄生电阻与电容；其次是电路层：通过垂直集成（3D堆叠）缩短导线长度等，解决RC传播延迟；
然后是芯片层：通过架构、流水线深度及内存层级降低计算与访存时延；
最后是系统层：优化互连拓扑、协议栈和互连架构设计，缩短端到端消息同步时间。
τ缩微理论的量产级验证，首先是在移动领域完成。通过逻辑折叠技术，华为将数字、模拟和存储电路垂直堆叠在不同的晶体管层，遵循时间缩微原则联合优化性能、功耗和面积。
以即将发布的麒麟2026芯片为例，晶体管密度在单代之内从155MTr/mm²（每平方毫米1.55亿个晶体管）阶跃提升至238MTr/mm²（每平方毫米2.38亿个晶体管），这在过去几何摩尔定律下需要3年才能达到。SoC性能和功耗效率提升41%，最高主频提升近13%。
论文中提到的麒麟芯片核心频率演进路线图显示，2029年麒麟芯片的CPU核心频率将迈向4GHz。
而在AI集群中，何庭波表示，超过80%的能源消耗在数据移动上。因此，减少数据在传输中耗费的时间比单纯提高算力更关键 。
于是，τ缩微在AI集群上通过三个层面来实现：系统互连架构（Unified Bus）、近封装光学引擎（Hi-ONE）以及3D折叠封装（3D Folding）。
论文预计，2030年昇腾990 AI芯片将引入逻辑折叠技术。2035年，硬件集成度预计将增长100倍以上。
何庭波在文章末尾强调，τ时间缩微理论是一个开放体系，并非已经完美，仍有数个重大的系统性挑战需要整个产业链协同攻克，包括EDA工具链更新、晶圆间工艺偏差等。
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